數位系統實驗(二)

• 建議改目錄位置1021506/這樣之後直接壓縮檔就好
• 專案名字 要跟 top module 名字(最外層名字)一樣

副檔名: (.v)

先把圖畫出來才不會漏掉，因為宣告的時候很可能把 wire 遺漏了!

Verilog 中所有的變數都是全域變數，只要加上模組名稱就可直接存取

warning不理他 只要最後沒有error 就OK!(代表語法沒有問題)
但是邏輯不一定沒有問題，要檢查波形才知道
Create waveform file

最後再把波形 Start Simulation